A.
在VHDL 信号相当于数值寄存器,可以保留历史值。
B.
在VHDL 信号相当于电子电路内部硬件连接的。
C.
在VHDL 信 号是个全局量, 通常在结构体中定义
D.
给 信号赋初值用“ <= ”符号,在,给信号赋值用“ :=”符号。
E.
信号实际赋值过程和赋值语句的处理是分开进行的,也即信号赋值语句执行时附加了。
F.
信号具有一些属性。 假设 sig 为一信号,则 sig'event 表示 如果 sig 值发生改变 , 则返回值 true , 否则为 false ; sig'stable属性不可以综合。
G.
信号具有一些属性。 假设 sig 为一信号,则 sig'stable表示 如果 sig 值保持不变 , 则返回值 true , 否则为 false ; sig'stable属性可以综合