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【单选题】
下面是一个寄存器模块的代码，哪一种说法不正确？module ShiftReg (clk, rst, l_in, s, q); input clk, rst, l_in, s; output [7:0] q; reg [7:0] q; //在always语句中被赋值的信号要声明为reg类型 always @ (posedge clk) begin if (rst) q<=8'b0; else if (s) q<={q[6:0],l_in}; else q<=q; endendmoduleA.
这是一个 7 位寄存器模块
B.
端口 rst 是同步置 0 的，高电平有效
C.
是一个寄存器
D.
如果 s 端口是高电平，输出左移，否则输出不变。
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