module fdiv1(CLK,PM,D,DOUT,RST);input CLK, RST; ____ [3:0] D; output PM; output [3:0] DOUT;____ [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or ____ LD or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign ____=(Q1==4'b0000); assign PM=FULL; assign DOUT=Q1;endmodule空格处应该填入: