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【简答题】
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皮皮学刷刷变学霸
举一反三
【单选题】如下Verilog HDL程序所描述的是一个触发器,对它的描述正确的是( )module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule
A.
该触发器对 CLK 信号的高电平敏感。
B.
该触发器对 CLK 信号的低电平敏感。
C.
该触发器对 CLK 信号的上升沿敏感。
D.
该触发器对 CLK 信号的下降沿敏感。
【简答题】2011年11月22日甲房地产公司就一住宅建设项目进行公开招标,乙建筑公司与其他5家建筑公司共同参加了投标。结果由乙建筑公司中标。2011年12月14日,甲房地产公司就该项工程建设向乙建筑公司发出中标通知书,其中载明:工程建筑面积为90000m2,中标价格为500万元人民币,要求于12月25日签订工程合同,12月28日开工。中标通知书发出后,乙建筑公司按甲房地产公司的要求提出,为抓紧工期,应该先做...
【单选题】选择正确的选项,使填在下划线处使得程序正确。 module parall(q,a,clk); output q,a; input clk; reg q,a; always @( ) begin q=~q; end always@(posedge clk) begin a=~q; end endmodule
A.
clk
B.
q or a or clk
C.
posedge clk
D.
q and a and clk
【单选题】module CNT4 (CLK,Q);output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <= Q+1 ;endmodule
A.
CLK
B.
output
C.
[3:0]
D.
Q
【单选题】如下Verilog HDL程序所描述的是一个触发器,对它的描述正确的是( )module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA;endendmodule
A.
该触发器对CLK信号的上升沿敏感。
B.
该触发器对CLK信号的高电平敏感。
C.
该触发器对CLK信号的低电平敏感。
D.
该触发器对CLK信号的下降沿敏感。
【多选题】根据有关规定,下列情形中,存款人应向开户银行申请撤销银行结算账户的有 ( ) 。
A.
被宣告破产
B.
改变单位名称
C.
因迁址需要变更开户银行
D.
被吊销营业执照的
【单选题】含清0控制的锁存器module LATCH3(CLK,D,Q,RST);output Q;input CLK,D,RST;____ Q;always@(D or CLK or RST)if (!RST) Q<=0;else if (CLK) Q<=D;endmodule空格处应该填入:
A.
reg
B.
input
C.
RST
D.
CLK
【多选题】根据有关规定,下列情形中,存款人应向开户银行提出撤销银行结算账户申请的有( )。
A.
存款人因组织结构变化需要变更银行账户名称
B.
改变单位名称
C.
因迁址需要变更开户银行
D.
注销、被吊销营业执照的
【简答题】乙上市公司为增值税一般纳税人,适用的增值税税率为17%。2012年发生有关的交易或事项如下: (1)5月对生产车间使用的机器设备进行日常维修,计提应付企业内部维修人员工资1.5万元。 (2)6月对以经营租赁方式租入的生产线进行改良,计提应付企业内部改良工程人员工资5万元。 (3)6月30日取得一笔短期借款200万元,借款年利率为8%,实际利率与合同利率相同,按月计提利息,半年付息一次。 (4)8月...
【单选题】含清0控制的锁存器module LATCH2(CLK,D,Q,RST);output Q;input CLK,D,RST;assign Q=(!RST)? ____:(CLK?D:Q);endmodule空格处应该填入:
A.
CLK
B.
D
C.
Q
D.
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