下面程序是 1 位十进制计数器的 VHDL 描述,试补充完整。 LIBRARY IEEE; USE IEEE._______1______.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END CNT10; ARCHITECTURE bhv OF ___2___ IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) ___3____ IF _________4_________ THEN -- 边沿检测 IF Q1 > 10 THEN Q1 <= (OTHERS => '0'); -- 置零 ELSE Q1 <= Q1 + 1 ; -- 加 1 END IF; END IF; END PROCESS ; 5 ; END bhv;