在下面横线上填上合适的语句,完成 8 位奇偶校验电路 的设计。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY PC IS PORT ( A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : OUT STD_LOGIC ); END PC; ARCHITECTURE A OF PC IS BEGIN PROCESS(A). VARIABLE TMP: STD_LOGIC; BEGIN TMP 1 '0'; FOR i IN 0 TO 7 LOOP TMP:= 2 ; END LOOP; Y<= 3 ; END PROCESS; END;