下面程序是1个3-8译码器的verilog-HDL代码,试补充完整。该3-8译码器的输入输出信号名为a和s,输出高电平有效。 module decoder38( a,s ); input [2:0] a ; output 1.() s; 2.() [7:0] s; always@( a) 3.() if( 4.() ) s=8'b00000001; else if(a==3'b001) 5.() ; else if(6.() ) s=8'b00000100; else if(a==3'b011) s=8'b00001000; else if(a==3'b100) 7.() ; else if(8.() ) s=8'b00100000; else if(a==3'b110) s=8'b01000000; 9.() s=8'b10000000; end 10.()